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ADS 中含 substrate 信息的 symbol，仿真时为何仍需添加 substrate 组件？
Q：各位好，我想请教一下我用ADS建立了一个微带线原件的symbol，这个symbol中已经包含了substrate的详细信息，后续我在原理图中使用这个symbol，还会提示我再添加一个substrate的组件，那么我仿真的时候使用的substrate的信息是哪几个呢？
A：你忘记设置了，所以才需要添加组件，点在symbla上，然后点这里：
选择em model设置下，就不需要组件了。
这样子使用的就是EM设置里面的的板材和em的仿真结果了。
Q：哦哦！是这样的，可以了，谢谢！郁闷好半天。
搭建 LNA 用 ADS 还是 Systemvue 更合适？
Q：请问各位前辈，如果想选择芯片搭建一个LNA的话，用什么软件仿真比较好啊，ADS或者Systemvue可以吗？芯片的封装模型一般上哪里可以下载呀？今天找了几款比较符合要求的芯片但是都没找到封装模型。
A：个人认为ADS仿真如何设计LNA，比如稳定性，噪声系数，增益，S参数仿真，谐波仿真，systemvue是仿真LNA在系统中的作用，一般模型是给定了NF 增益这些，看你需求。
Q：好的，前辈，那我可能要用ADS更符合一些。请问我是找芯片的封装模型做设计还是自己导入s2p文件做设计呀？因为我今天找了几款没找到直接ads能用的封装模型，就不太清楚这个仿真应该怎么做。
A：如果能找到封装库优先用库，如果是国产，几乎没有。
Q：哦哦，好的前辈，非常感谢！
负载牵引时输入功率该如何设置？应参考哪个点的阻抗？
Q：想问一下负载牵引的时候输入功率应该设置为多少呢？我输入功率设置的不一样，最佳负载也不一样，另外一定要把负载匹配到最佳负载的位置吗？
A：loadpull可以扫描输入功率，评判最佳负载的标准是什么，你要先定下来，一般是3dB，压缩时对应的最大输出功率及效率。
Q：就是考虑最大输出功率的话，应该以哪一个输入功率的点去做loadpull呢？
A：要做扫描输入功率的loadpull，可以参考这个：《基于CGH40010F的寄生网络提取及PA Class分析 - Part I》
Q：我的输入功率改变，最大输出功率的圆心点一直在移动。
A：正常 。
Q：所以应该参考哪一个点的阻抗去做Loadpull呢？
我问AI说的是对的吗？
A：是对的，首先要确定你认为的最佳阻抗的标准 。
Q：
PCB 上长差分传输线的插入损耗为何有纹波？
Q：请教一个问题，为什么PCB上长的差分传输线在仿真结果和实测的插入损耗都会出现一些小的纹波，这种纹波应该如何避免呢？（仿真中未考虑玻纤效应）
A：传输线多长？是匹配导致的吗？
Q：传输线大概140mm，回损在-15dB。
A：可能传输线阻抗不是理想的50欧姆，导致匹配周期性的变化。简单算一下，纹波一个周期大约0.6GHz，对应的二分之一波长为250mm，传输线电长度可以对应上这个数据吗？可以结合输入输出匹配情况看一下，纹波到波谷的频点匹配是不是比较差？
Q：好像确实是这个原因，电长度上也能对的上，这里的传输线两端分别连接SMA（50 Ohm）和42.5 Ohm的被测件，有一个阻抗突变点，有没有办法令传输线部分的回损变得更好一些呢？
A：传输线阻抗有一点偏，但是即使传输线特征阻抗是标准50，根据DUT阻抗计算回损大约-22dB。提升空间不大。
Q：好的，非常感谢！
5G 基站驻波检测的正常范围是多少？
Q：请教一下各位高手，5G基站的正常运行期间的驻波检测值通常是多少？多少就需要告警了？
A：2.5以下正常。
Q：谢谢指导，我再请教一下，基站实际功率40dBm，但是测试驻波用的测试信号只有20dB，对测试精度有影响吗？ 尤其是馈线比较长，衰减比较明显的情况下。
A：基站设备本身是没有反射端口的，你所指的这20dB是指什么？是天端端口的耦合度？
Q：利用基站的DPD端口来检测返回来的信号。
A：那你说的是基站的功放输出到数字板上的了，20dBm太大了。
Q：请耦合器耦合的，有一定比例衰减的。
A：那要看你这衰减是多大了，0dBm都没问题。
Q：是的，感谢大神的讲解
A：
S22阻抗为10欧姆的原因是什么？与匝数比变换不符？
Q：这个S22阻抗为啥是10欧姆？匝数比变换过去不应该是12.5欧姆嘛？有老哥知道吗？
A：还有下面那匝N3的分流。
Q：可以方便写一下分析过程吗
，困扰好久了，这个搞不明白没法做阻抗匹配
A： N12是前比后吗？
Q：是滴，大佬求救！
A：有个简单算法是n1n3可以看做是并联的（在你对2的端口那里算输入的时候）。n3和n1可以用阻抗变换比变到200欧和50欧并联，是40欧，再用和n2的阻抗变换变过去就是10。不太能叫并联就是可以合并算一下。
Q：那s11分析的话，就是50和50并联，然后等效回1端口就是100，谢谢老哥！
A：s11我感觉是400吧，你仿仿看。
Q：是100，我试了一下。
A：我以为对右边可以直接做个差分等效成100，看来不太行。
Q：s11我好像分析的不对，但是结果就是100。
A：没毛病，直接当并联看吧，我是当差分了想直接等效成跨接100再按2/1等效，但这样好像不太对。
Q：我想设计个巴伦PA，分成上下两路最后一合并，这个变压器阻抗一直没看明白，谢谢老哥！Q：我老师就是先让我去拿这个练一下，对，他想让我先熟悉一下巴伦的意义。Q：好，我明天去补一补，谢谢老哥
仅用两端口网分能测试差分线的回波损耗和插入损耗吗？
Q：请教一下，手里只有两端口网分，可以实现对差分线的回波损耗和插入损耗的测试吗？
A：加两个巴伦可以大概测一下。
Q：那还得考虑balun的带宽，把巴伦去嵌掉。
A：是的，只能大概看看，两端口矢网测差分电路都是带巴伦测的。
Q：
，貌似只能转单端了。
1GHz 带通滤波器尺寸小的原因是什么？
Q：友友们，别人论文里看到的，为什么他这个1GHZ的带通能做的这么小，他这种结构好像没怎么看过。
A：这个就切比雪夫LC带通啊， 很传统了。
Q：我用微带线匹配做出来的尺寸比他这个大多了，他这里面的传输线不会就是焊盘吧。
A：你看他最后的实物图呗。
Q：如下图：
A：那就是焊盘了。
A：这个是椭圆滤波器吧？LC并联，LC串联的，椭圆滤波器典型特征，相同阶数可以做到更高的带外抑制。
不好意思，应该不是椭圆，椭圆应该是串联，并联位置都应该是LC并联在一起。
A：看仿真最高频率才3GHz，板材FR4，长度小于2mm的微带线都可以忽略。A：焊盘等效于大概0.2p电容，应该是干这个用的。A：就是低通原型转带通吧，L变成串LC，C变成并LC。A：带通，具体什么类型不大清楚，看这个仿真结果，高频翘起来了，有点像椭圆。A：确实，切比雪夫的远端也是翘的，尤其是离极点很远的。A：你看着翘起来实际还有-40，而且椭圆函数，带内外都有周期纹波，正切比雪夫带内纹波，逆切比雪夫带外纹波，就是通带阻带，椭圆函数通带阻带都有纹波，这图我看不出来阻带的纹波，盲猜一手正切比雪夫响应
A：
Q：所以他那个原理图中的微带线是不是也参与了匹配啊？A：是的，那个是MCLIN 耦合线，你是不是设置错了？
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四频段高精度圆极化测量天线的馈电网络这样设计可行吗？
Q：家人们，一个四频段高精度圆极化测量天线我这样设计馈电网络有问题吗？
A：一般天线直接支持宽频接收，不需要四个天线，如果天线是有源高增益天线可能还好，如果用无源天线，过了电桥建议加LNA 然后四路一般直接一分四，各路也一样，没必要这样搞吧？
Q：我好像方向搞反了，我本来意思是说接收天线馈电网络，你意思是说这样不？
A：为啥需要四个天线，一般一根天线就支持GNSS多频段接收。
Q：可是电桥放前面有插损，噪声系数会抬高，是一个天线多馈点。
A：这个我上周想过，如果电桥额外插损比较小，电桥的噪声温度可以忽略，理想电桥 3dB电桥就没有。
Q：是的，一般电桥插损应该有3dB。
A：这个不需要考虑的，这不是额外损耗，这是分配损耗，不影响噪声。
A：电桥在这里作用是？
有大佬会TRX链路预算吗？
Q：有大佬会TRX链路预算吗？
A：要算哪些指标。
Q：比如说功率。
A：下载一个ADIsimRF。
Q：好滴，谢谢大佬！
同一LNA在不同工艺平台上增益提升但P1dB和OIP3下降，原因是什么？
Q：想请问一下佬们，LNA设计同一个在两个不同平台工艺上跑出来，对比baseline，GAIN提升，P1dB和OIP3反而下降有可能是什么原因呢？
A：工艺不同，管子的输出阻抗也不同，输出匹配要重新搭。
Q：但是看单级的S11和S22，反而是P1dB低的S11和S22更低，取dB，更负，这应该说明匹配会更好吧？
A：不会啊，你只关注最大功率效率传输，当然是gain越高，反射越低越好；但追求线性度和输出功率，要结合负载线匹配，看你侧重线性度还是侧重小信号增益。
Q：也是，就是说GAIN越高，反射越低只能保证进去的信号功率最大，不能保证转化成的基波最大（也就是非线性程度可能是不一样的）。这个还是要从输出阻抗那个角度去分析对吧？
A：嗯嗯，定性理解可以这样理解，具体还是参照准确定义。
Loadpull出来两个圆心是啥原因啊
Q：请教下，Loadpull出来两个圆心是啥原因啊，谢谢。
A：PAE圆和pdel圆吧，跟刚刚的问题有点类似，功率最大不一定效率最高。PAE是基波比Pdc，进去基波大Pdc上升的比例可能更大，PAE就会更低。
Q：不好意思我没说清楚，我意思是这个功率圆看着有两个圆心。
A：要一个是等功率圆，一个是等效率圆吧。
A：有两个阻抗点输出功率或者效率一样，Mark点上去看看。
Q：功率是差不多，不过按照Loadpull理论，功率一样的点不应该形成在一个圆上？
A：不收敛了，或者可以调整一下归一化阻抗，看着就会顺眼很多。
如何计算 LO 相位噪声的链路预算？总噪底如何确定？
Q：请问有没有大佬知道怎么计算LO phase noise的link budget？
A：系统一个整体的相位噪声，还是单独的LO。
Q：从PLL产生后开始算，经过4倍频和一些buffer，最后送到mixer。
A：可以噪声认为本振和中频不相关，线性相加，如果相位噪声差异有6dB以上，小的可以不用考虑了。
Q：假如我中频是2G，LO输入是6G，四倍频后是24G。
A：IF和LO相噪分别是多少？知道这个就能知道24G的了。
Q：LO和IF现在还没定，我想先知道怎么算。
A：如果中频是DDS产生 LO是PLL产生，一般LO占据主要因素，设为A 四倍频就是A+12dB，可以看看源设计的相关毕业论文，知网很多的，关键词 低相噪。
Q：有推荐吗？
A：S频段小步进、低相噪频率合成器的研究。
Q：请问是这样吗？低噪放可以不用考虑相位噪声的，那最后总的噪底是不是热噪声噪底加上相位噪声。Q：哦哦，就是加上一个载波功率就可以换算成噪声功率了吗？A：一般相位噪声和总的噪声功率分开讨论，发射接收都有相位噪声指标，相位噪声大小表示源的纯净程度，但是噪声功率一般主要是用在接收。相位噪声是时域的抖动引起的，而噪声功率只要是个器件都会产生的。A：
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旺旺头条
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